仿真时序逻辑不打拍的现象

dxb

野火的教程时说到，当表达时序逻辑时如果时钟和数据是对齐的，则默认当前时钟沿采集到的数据为在该时钟上升沿前一时刻的值。但我在做仿真的时候发现有时采集的数据为时钟上升沿之后的值。经试验比较之后得出结论：如果数据是在 testbench initial 块中通过延时赋予的，那采集到的确实是时钟上升沿之后的值；如果是在模块中写的时序逻辑，采集的数据为上升沿前一时刻的值。
试验如下：key1 和 key2 分别按照上述两种方法变化，赋值给 out1 和 out2，观察波形变化：



以后做仿真的时候需要注意这个问题。
有没有大佬知道产生这种情况的原因，或者某手册上有说明这个情况，希望得到解答！

dxb

知道怎么解决这个问题了，但还是希望大佬说明一下深层的原因。
问题出在 testbench 文件的编写上，在该文件中所有 sys_clk 都采用 "=" 阻塞赋值，两种赋值方式都会有“打一拍”的现象。

Hhyt

这里有个非官方的介绍文档，你可以参考看一下，希望对你有所帮助

dxb

Hhyt 发表于 2021-9-27 15:15
这里有个非官方的介绍文档，你可以参考看一下，希望对你有所帮助

你好，我又发现了新的问题。
当 rtl 文件中时序逻辑的敏感条件为 pll 输出的上升沿（即 always @(posedge pll_clk...) ）时，还是出现了同样的问题，即采集到上升沿之后的值。而仿真文件只是对 sys_clk 进行阻塞赋值，因此不能利用之前的办法解决。请问有什么好方法吗？
C:\Users\dongx\Desktop\Snipaste_2021-10-07_22-44-01.png
图为在时钟上升沿将 data 的值赋给 TBPRD_S，没有出现打一拍的情况。