FPGA 的FIFO例程的问题

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这里的代码，这样不就导致每一行的最后一个数据划入下一行了吗？我看例程也是这样。求解

always @(posedge sys_clk or negedge        sys_rst_n)
        if(sys_rst_n==0)
                cnt_row <= 3'b0;
        else        if((cnt_col==2'b3)&&(cnt_row == 3'b4)&&(Rx_flag==1'b1))
                cnt_row <= 3'b0;
        else        if((cnt_col==2'b3)&&(Rx_flag==1'b1))
                cnt_row <= cnt_row+3'b1;
        else
                cnt_row <= cnt_row;