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大学生
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博士
tianzhen 发表于 2017-1-11 08:50 整個信號截图出来看吧
tianzhen 发表于 2017-1-12 08:50 FPGA的signaltap也可以设置抓取信号时间的,抓取完整的周期看下是CS前移了还是怎么样了再具体分析问题
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