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[xilinx] FPGA FIFO_IP核求和

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重庆森林
发表于 2023-12-13 10:07:39 来自手机 | 显示全部楼层 |阅读模式
Quartus II，用verilog语句编写要求是通过矩阵键盘输入两个数据，调用两个FIFO_IP核求和，并显示在数码管 有没有大佬帮忙看看呀 我写了程序 但是求出来的和在数码管上始终显示18 看了两天找不到哪错了

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